rnemae proc.sv to core.sv

run.py

@@ -24,7 +24,7 @@ def run(args):
             ' src/int/chunked_add_task.sv src/int/chunked_sub_task.sv '
             ' src/generated/mul_pipeline_cycle_24bit_2bpc.sv src/float/float_mul_pipeline.sv'
             ' src/generated/mul_pipeline_cycle_32bit_2bpc.sv src/int/mul_pipeline_32bit.sv'
-            ' src/proc.sv src/comp.sv'
+            ' src/core.sv src/comp.sv'
             ' src/mem_delayed_large.sv src/mem_delayed.sv build/comp_driver.sv') == 0
         os.system('./a.out | tee /tmp/out.txt')
     with open('/tmp/out.txt') as f:

src/comp.sv

@@ -42,7 +42,7 @@ module comp(
         .oob_wen(oob_wen)
     );
 
-    proc proc1(
+    core core1(
         .rst(rst), .clk(clk), .out(out),
         // .c2_op(op), .c2_imm1(imm1),
         .pc(pc),

src/proc.sv → src/core.sv

@@ -5,7 +5,7 @@ As of mar 28 2022:
 Max propagation delay: 82.8 nand units
 Area:                  30956.0 nand units
  */
-module proc(
+module core(
     input rst, clk,
     output reg [data_width - 1:0] out,
     output reg outen,

src/verilator/CMakeLists.txt

@@ -13,7 +13,7 @@ verilate(comp SOURCES ${BASE}/assert.sv ${BASE}/const.sv ${BASE}/op_const.sv
     ${BASE}/generated/mul_pipeline_cycle_24bit_2bpc.sv
     ${BASE}/generated/mul_pipeline_cycle_32bit_2bpc.sv
     ${BASE}/int/int_div_regfile.sv
-    ${BASE}/proc.sv
+    ${BASE}/core.sv
     ${BASE}/mem_delayed_large.sv ${BASE}/mem_delayed.sv
     ${BASE}/comp.sv
     TOP_MODULE comp

test/behav/verilator_compile_comp.sh

@@ -6,6 +6,6 @@ verilator -sv --cc src/op_const.sv src/assert.sv src/const.sv \
     src/generated/mul_pipeline_cycle_24bit_2bpc.sv src/float/float_mul_pipeline.sv \
     src/int/mul_pipeline_32bit.sv src/generated/mul_pipeline_cycle_32bit_2bpc.sv \
     src/int/int_div_regfile.sv \
-    src/proc.sv \
+    src/core.sv \
     src/mem_delayed_small.sv src/mem_delayed.sv \
     src/comp.sv

test/behav/verilator_compile_proc.sh

@@ -9,4 +9,4 @@ verilator -sv --cc src/op_const.sv src/assert.sv src/const.sv \
     src/generated/mul_pipeline_cycle_24bit_2bpc.sv src/float/float_mul_pipeline.sv \
     src/int/mul_pipeline_32bit.sv src/generated/mul_pipeline_cycle_32bit_2bpc.sv \
     src/int/int_div_regfile.sv \
-    src/proc.sv
+    src/core.sv

test/gls/comp_gls.sh

@@ -19,7 +19,8 @@ if [[ -f build/netlist/6.v ]]; then {
     rm build/netlist/6.v
 } fi
 
-python verigpu/run_yosys.py --in-verilog src/assert_ignore.sv src/op_const.sv src/const.sv src/int/int_div_regfile.sv src/proc.sv \
+python verigpu/run_yosys.py --in-verilog src/assert_ignore.sv \
+    src/op_const.sv src/const.sv src/int/int_div_regfile.sv src/core.sv \
     src/float/float_params.sv src/float/float_add_pipeline.sv \
     src/int/chunked_add_task.sv src/int/chunked_sub_task.sv \
     src/mem_delayed_large.sv src/mem_delayed.sv src/comp.sv \

test/gls/int_div_regfile_comp_test_gls.sh

@@ -21,6 +21,6 @@ iverilog -g2012 tech/osu018/osu018_stdcells.v build/netlist/6.v src/const.sv \
     src/int/chunked_add_task.sv src/int/chunked_sub_task.sv \
     src/generated/mul_pipeline_cycle_32bit_2bpc.sv src/int/mul_pipeline_32bit.sv \
     src/float/float_params.sv src/float/float_add_pipeline.sv \
-    src/op_const.sv src/proc.sv src/mem_delayed.sv src/comp.sv src/comp_driver.sv
+    src/op_const.sv src/core.sv src/mem_delayed.sv src/comp.sv src/comp_driver.sv
 
 ./a.out

test/gls/proc_gls.sh

@@ -27,8 +27,8 @@ python verigpu/run_yosys.py --in-verilog src/assert_ignore.sv src/op_const.sv sr
     src/int/chunked_add_task.sv src/int/chunked_sub_task.sv \
     src/generated/mul_pipeline_cycle_24bit_2bpc.sv src/float/float_mul_pipeline.sv \
     src/generated/mul_pipeline_cycle_32bit_2bpc.sv src/int/mul_pipeline_32bit.sv \
-    src/int/int_div_regfile.sv src/proc.sv \
-    --top-module proc >/dev/null
+    src/int/int_div_regfile.sv src/core.sv \
+    --top-module core >/dev/null
 
 for prog in ${progs}; do {
     python verigpu/assembler.py --offset 128 --in-asm examples/direct/${prog}.asm --out-hex build/prog.hex

test/gls/proc_gls_vtor.sh

@@ -29,8 +29,8 @@ python verigpu/run_yosys.py --in-verilog src/assert_ignore.sv src/op_const.sv sr
     src/int/chunked_add_task.sv src/int/chunked_sub_task.sv \
     src/generated/mul_pipeline_cycle_24bit_2bpc.sv src/float/float_mul_pipeline.sv \
     src/generated/mul_pipeline_cycle_32bit_2bpc.sv src/int/mul_pipeline_32bit.sv \
-    src/int/int_div_regfile.sv src/proc.sv \
-    --top-module proc >/dev/null
+    src/int/int_div_regfile.sv src/core.sv \
+    --top-module core >/dev/null
 
 for prog in ${progs}; do {
     python verigpu/assembler.py --offset 128 --in-asm examples/direct/${prog}.asm --out-hex build/prog.hex